Lote 2

chip. Lote 4: Integración en un System-on-Chip (SoC) del diseño completo.

Así mismo la licitación se dividirá en los siguientes lotes: Lote 1: Phase-Locked Loop (PLL). Lote 2: IP controlador e interfaz PHY de memoria, IP controlador e interfaz PHY de PCIe. Lote 3: Periféricos y sensores en el